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キーワード 書名 筆者

半導体シリーズ

ディープ・サブミクロンCMOSプロセスで実現する

完全ディジタルPLL回路の設計

A5判 336ページ
定価7,128円(税込)
JANコード:JAN9784789831222
2010年9月15日発行
Robert Bogdan Staszewski/Poras T.Balsara / 著
山田 庸一郎 / 訳
小林 春夫 / 監訳
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 無線通信回路の周波数シンセサイザやマイクロプロセッサの高速クロック生成回路において必須となるPLL(位相同期回路)を完全にディジタル回路で構成するという設計思想が,完全ディジタルPLL回路(ADPLL)です.
 本書は,この設計思想を解説した「All-Digital Frequency Synthesizer in Deep-Submicron CMOS」を翻訳したものです.「ディープ・サブミクロン・プロセスでは,ディジタル信号のエッジ遷移の時間領域の分解能のほうがアナログ信号の電圧分解能よりも優れている」という考え方に基づいており,アナログ回路をディジタル回路と共存させて集積化する重要な技術となっています.
目次

第1章 イントロダクション
 1.1 周波数合成
 1.2 RF送受信器の構成要素としての周波数シンセサイザ
 1.3 移動体通信のための周波数シンセサイザ
 1.4 RFシンセサイザの実装

第2章 ディジタル制御発振器
 2.1 ディープ・サブミクロンCMOSプロセスにおけるバラクタ
 2.2 発振周波数の完全ディジタル制御
 2.3 LC共振回路
 2.4 発振器のコア回路
 2.5 開ループ狭帯域のディジタル-周波数変換
 2.6 実装例
 2.7 DCOの時間領域の数学的モデル
 2.8 本章のまとめ

第3章 正規化ディジタル制御発振器DCO
 3.1 発振器の伝達関数とゲイン
 3.2 DCOゲインの推定
 3.3 DCOゲインの正規化
 3.4 最適同期DCOチューニング・ワードのリタイミングの原理
 3.5 DCOチューニング入力の時間ディザリング
 3.6 PVTとアクイジションDCOビットの実装
 3.7 トラッキングDCOビットの実装
 3.8 時間領域モデル
 3.9 本章のまとめ

第4章 完全ディジタルPLL回路
 4.1 位相領域の動作
 4.2 基準クロックのリタイミング
 4.3 位相検出
 4.4 基準位相と可変位相の剰余演算
 4.5 時間-ディジタル変換器
 4.6 小数部の誤差推定器
 4.7 DCOクロックによる基準周波数のリタイミング
 4.8 ループ・ゲイン・ファクタ
 4.9 位相領域ADPLLのアーキテクチャ
 4.10 PLLの周波数応答
 4.11 ノイズと誤差の原因
 4.12 タイプ- ADPLL
 4.13 高次のADPLL
 4.14 ADPLLの非線形微分項(PID制御のD制御部分)
 4.15 PLLを使ったDCOゲインの推定
 4.16 PLLゲインのギア・シフト
 4.17 エッジ・スキップによるディザリング手法(オプション)
 4.18 本章のまとめ

第5章 アプリケーション例--ADPLL技術で作る送信器
 5.1 DCOのダイレクト周波数変調
 5.2 必要に応じたDCOゲインの計算
 5.3 送信器データのGFSKパルス整形
 5.4 パワー・アンプ
 5.5 ディジタル振幅変調
 5.6 さらに進化するポーラ送信器
 5.7 本章のまとめ

第6章 ADPLLのビヘイビア・モデル化とシミュレーション
 6.1 シミュレーションの方法
 6.2 ディジタル・ブロックのモデリング
 6.3 ディジタル・ストリーム処理のサポート
 6.4 乱数の発生
 6.5 DCOの位相ノイズの時間領域モデリング
 6.6 フリップフロップのメタステーブルのモデル化
 6.7 シミュレーション結果
 6.8 本章のまとめ

第7章 ADPLLの実装と実験結果
 7.1 DSPとDRP(ディジタルRFプロセッサ)のRFインターフェース
 7.2 送信器のコア回路を実装する
 7.3 試作したICチップの外観
 7.4 評価ボードに搭載して実験
 7.5 測定に利用した装置
 7.6 GFSK送信器の性能
 7.7 シンセサイザの性能
 7.8 シンセサイザのスイッチング遷移
 7.9 DSPでドライブする変調
 7.10 性能のまとめ
 7.11 本章のまとめ

Appendix A DCOスイッチングに起因するスプリアス

Appendix B ガウシアン・パルス成形フィルタ

Appendix C VHDLソース・コード

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