論理回路の検証で用いるHDL文法とノウハウ

Verilog HDL&VHDLテストベンチ記述の初歩

ハードウェア記述言語(HDL)によるテストベンチの記述にフォーカスした入門書です．Verilog HDLとVHDLの二つの言語について，テストベンチを記述するために必要な文法を解説し，多くの記述例を示しています．複雑な検証を効率的に進める手法も解説しています．

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