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WebShop書籍・雑誌総合案内Design Wave Advance シリーズ>SystemVerilog設計スタートアップ

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Design Wave Advance シリーズ

VerilogからSystemVerilogへステップアップするための第一歩

SystemVerilog設計スタートアップ

B5変型判 344ページ
定価3,740円(税込)
JANコード:JAN9784789836197
2008年5月15日発行
Design Wave Magazine編集部 / 編
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 システムLSIやASIC(application specific integrated circuit),FPGA(field programmable gate array)といったディジタルLSIの設計に欠かせないハードウェア記述言語(HDL)の業界標準として,Verilog HDLが広く利用されている.このVerilog HDLをベースに,設計,検証,モデリングの各機能を強化した言語がSystemVerilog(IEEE 1800)である.具体的には,構文を改良して記述量を削減しやすくなった.また,アサーションやランダム・パターン生成といった大規模LSIの検証に必要な機能が追加された.本書では,SystemVerilogの構文やVerilog HDLとの違い,実際のサンプル記述,シミュレータを利用した設計・検証の手順などについて解説する.
目次

第1部 SystemVerilogイントロダクション 編

 第1章 SystemVerilog,まずはココに注目!

 第2章 記述能力,再利用性,検証機能を強化したSystemVerilog

第2部 SystemVerilog構文 編

 第3章 Verilog HDL文法ガイド
  (記述スタイル)
  3-1 モジュール構造
  3-2 RTL記述
  3-3 テストベンチの基本
  3-4 テストベンチ向き構文
  (文法ガイド)
  3-5 基本項目
  3-6 モジュール構造
  3-7 モジュール構成要素
  3-8 ステートメント
  3-9 式
  3-10 コンパイラ指示子
  3-11 コンフィグレーション

 第4章 SystemVerilog文法技ガイド
  (記述スタイル)
  4-1 RTL記述
  4-2 テストベンチ記述
  4-3 アサーション記述
  (文法ガイド)
  4-4 SystemVerilogで拡張された文法
  4-5 アサーション構文
  4-6 プロパティ演算子
  4-7 シーケンス演算子
  4-8 アサーション用システム関数
  4-9 アサーション用システム・タスク

第3部 SystemVerilogアサーション 編

 第5章 内部信号のふるまいをツールが自動監視するデバッグ手法

 第6章 静的に解析するプロパティ検証にも利用可能

第4部 SystemVerilogシミュレーション演習 編

 第7章 基本的なシミュレーションの手順

 第8章 テストベンチの拡張の手順

 第9章 アサーション・ベース検証の手順

第5部 SystemVerilogモデリング 編

 第10章 SystemVerilogで簡易CPUバス・モデルを記述

 第11章 DPI-Cを使ってC++モデルを接続する

 第12章 簡易CPUバス・モデルのクラス記述

 第13章 再利用性に配慮したPCIバス検証管理の構築例

第6部 Verification Methodology Manual(VMM)活用 編

 第14章 VMMの概要とvmm logの使い方

 第15章 テストベンチの製作にVMMの部品を利用する

 第16章 ランダム・テスト生成の機能を使いこなそう

 第17章 通知サービスとチャネルの使いかた

 第18章 大規模回路のための検証環境を作成する

Appendix SystemVerilogクロニクル

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