目次

第0章 ディジタル回路設計の世界
　0.1 ディジタル回路の設計過程
　　0.1.1 ディジタル回路設計における設計段階
　　0.1.2 トップダウン設計とボトムアップ設計
　0.2 ハードウェア記述言語と設計自動化
　　0.2.1 ハードウェア記述言語
　　0.2.2 設計自動化技術

Part I 理論編

第1章 2進数とゲート回路
　1.1 10進数と2進数
　　1.1.1 導入
　　1.1.2 2進数の表現
　1.2 ゲート回路の2値動作
　　1.2.1 基本ゲート回路と真理値表
　　1.2.2 正論理と負論理

第2章 ディジタル回路とVHDLの基礎
　2.1 論理回路と論理式
　　2.1.1 導入
　　2.1.2 論理回路と論理式の関係
　2.2 ブール代数と論理関数の簡単化
　　2.2.1 ブール代数と論理関数
　　2.2.2 ブール代数に基づく論理式の簡単化
　2.3 VHDLの基礎
　　2.3.1 VHDLの概要
　　2.3.2 VHDLによるディジタル回路の記述

第3章 論理関数の標準形と論理圧縮
　3.1 論理関数の標準形
　　3.1.1 導入
　　3.1.2 加法標準形と乗法標準形
　　3.1.3 展開定理
　　3.1.4 主加法標準形と主乗法標準形
　3.2 完全系
　　3.2.1 2変数論理関数と完全系
　　3.2.2 NAND形式とNOR形式の実現
　　3.2.3 完全系の相互変換
　3.3 論理圧縮
　　3.3.1 導入
　　3.3.2 最小項と最大項
　　3.3.3 カルノー図法による論理圧縮
　　3.3.4 クワイン・マクラスキー法による論理圧縮

第4章 組み合わせ回路とそのVHDL記述
　4.1 実用的な組み合わせ回路
　　4.1.1 加算器
　　4.1.2 マルチプレクサ/デマルチプレクサ
　　4.1.3 デコーダ/エンコーダ
　　4.1.4 その他の実用回路
　4.2 組み合わせ回路におけるハザードとその対策
　　4.2.1 ハザード
　　4.2.2 ハザードフリーな回路の構成
　4.3 VHDLによるディジタル回路の検証
　　4.3.1 ディジタル回路の検証方法
　　4.3.2 テストベンチによる検証
　　4.3.3 VHDLによるテストベンチの記述方法

第5章 フリップフロップとそのVHDL記述
　5.1 記憶機能を有する回路
　　5.1.1 導入
　　5.1.2 フィードバックのある回路
　5.2 フリップフロップおよびラッチの回路構成と特性表
　　5.2.1 RSフリップフロップ
　　5.2.2 同期型RSフリップフロップ
　　5.2.3 ラッチ
　　5.2.4 JKフリップフロップ
　　5.2.5 Tフリップフロップ
　　5.2.6 Dフリップフロップ
　5.3 安定動作をするフリップフロップの構成
　　5.3.1 フリップフロップの発振とレーシング
　　5.3.2 マスタ-スレーブ型フリップフロップ
　　5.3.3 エッジトリガ型フリップフロップ
　5.4 フリップフロップの応用
　　5.4.1 レジスタ
　　5.4.2 カウンタ

第6章 順序回路とそのVHDL記述
　6.1 順序回路の定義
　　6.1.1 導入
　　6.1.2 順序回路の基本構成
　6.2 順序回路の表現
　　6.2.1 状態遷移図
　　6.2.2 状態遷移表と出力表
　　6.2.3 状態遷移関数と出力関数
　6.3 順序回路の設計
　　6.3.1 フリップフロップによる記憶回路の実現
　　6.3.2 RSフリップフロップを用いた順序回路の設計
　　6.3.3 JKフリップフロップを用いた順序回路の設計
　　6.3.4 Tフリップフロップを用いた順序回路の設計
　　6.3.5 Dフリップフロップを用いた順序回路の設計
　　6.3.6 順序回路の設計手順のまとめ
　6.4 VHDLによるステートマシンの記述
　　6.4.1 記憶回路の記述
　　6.4.2 状態遷移回路および出力回路の記述
　6.5 実用的な順序回路
　　6.5.1 同期式N進カウンタ
　　6.5.2 アップダウンカウンタ
　　6.5.3 その他のカウンタ
　　6.5.4 メモリ

Part II 実践編

第7章 VHDLによるディジタル回路設計
　7.1 ディジタル回路の設計方針
　　7.1.1 データパスと制御回路
　　7.1.2 組み合わせ回路と順序回路の違い
　　7.1.3 ステートマシンを設計する目的
　　7.1.4 HDLによるディジタル回路設計の流れ
　　　7.2 ディジタル回路の実装技術
　　7.2.1 ディジタルICの分類
　　7.2.2 FPGAによるディジタル回路の実現
　7.3 論理合成における処理
　　7.3.1 論理合成と制約条件
　　7.3.2 論理変換
　　7.3.3 テクノロジマッピング
　　7.3.4 論理最適化
　7.4 設計事例の紹介
　　7.4.1 回路仕様
　　7.4.2 mod演算器の設計事例
　　7.4.3 各VHDL記述の比較

第8章 VHDLによるRSA暗号器の設計
　8.1 暗号に関する基礎知識
　　8.1.1 暗号とは？
　　8.1.2 秘密鍵暗号と公開鍵暗号
　　8.1.3 RSA暗号とは？
　　8.1.4 RSA暗号の諸性質
　　8.1.5 RSA暗号の暗号化と復号の例
　8.2 RSA暗号器の方式設計
　　8.2.1 仕様とは？
　　8.2.2 RSA暗号器を設計する上で決めておく必要のある情報
　　8.2.3 RSA暗号器のエンティティ仕様
　　8.2.4 RSA暗号器のアーキテクチャ仕様
　8.3 RSA暗号器の機能設計
　　8.3.1 RSA暗号器の組み合わせ回路としての設計
　　8.3.2 RSA暗号器の同期式順序回路としての設計
　8.4 まとめ

Part III Appendix

Appendix A VHDLの文法概要
　A.1 VHDLの記述方法
　A.2 VHDLの構文解説
　A.3 VHDLで使用できる演算子
　A.4 VHDLの予約語
　　A.4.1 現在の版(Std 1076-1993)の予約語
　　A.4.2 旧版(Std 1076-1987)にあって1993年版で削除された予約語
　A.5 VHDLで使用できる型変換関数
Appendix B TEXTIOパッケージ
Appendix C 信号代入文と変数代入文